Samsung Dünyada Bir İlke İmza Attı: Yeni Transistör Teknolojisi Çip Tasarımını Değiştirebilir

Samsung, yarı iletken teknolojilerinde önemli bir kilometre taşına ulaştığını duyurdu. Şirketin geliştirdiği Samsung 3D Stacked FET mimarisi, transistörleri dikey olarak istifleyerek çip yoğunluğunu artıran yeni bir yaklaşım sunuyor. VLSI Symposium 2026 kapsamında tanıtılan çalışma, geleceğin yapay zekâ işlemcileri ile yüksek performanslı bilgi işlem sistemleri için yeni bir dönemin kapısını aralayabilecek gelişmeler arasında gösteriliyor.

Geleneksel Ölçekleme Sınırına Yeni Bir Yaklaşım Getirdi

Samsung’un Logic TD araştırma ekibi tarafından geliştirilen yeni mimari, uzun yıllardır kullanılan yatay transistör yerleşimini değiştirerek N tipi ile P tipi transistörleri üst üste konumlandırıyor. Böylece aynı silikon yüzey üzerinde çok daha fazla transistör kullanılabilmesi hedefleniyor. Araştırma, dünyanın en önemli yarı iletken konferanslarından biri kabul edilen VLSI Symposium 2026’da binin üzerinde çalışma arasından en yüksek değerlendirmeyi alan projelerden biri oldu.

Yarı iletken sektöründe performans artışının temel yolu yıllardır transistörleri küçültmekten geçiyordu. Ancak üretim süreçleri birkaç nanometre seviyesine indikçe elektrik kaçakları, ısınma sorunları ile üretim maliyetleri ciddi şekilde yükselmeye başladı. Samsung transistör teknolojisi ise küçülme yarışını yalnızca yatay eksende sürdürmek yerine üçüncü boyutu devreye alarak farklı bir çözüm öneriyor.

Şirketin geliştirdiği yapı, son yıllarda yaygınlaşan GAA transistör mimarisinin daha ileri bir versiyonu olarak değerlendiriliyor. Çok katmanlı nanosheet kanallar sayesinde akım kapasitesi korunurken aynı alanda daha yüksek yoğunluk elde ediliyor. Samsung, ilk kez her iki transistörde üçer nanosheet katmanı kullanarak toplam altı katmandan oluşan yeni bir yapı oluşturduğunu açıkladı.

Araştırmanın öne çıkan ayrıntılarından biri de 42 nanometrelik gate pitch değerine ulaşılması oldu. Bu değer, komşu transistörler arasındaki mesafenin bugüne kadar kamuoyuna açıklanan en düşük seviyelerden birine indirildiğini gösteriyor. Şirket ayrıca RBC adı verilen yeni bağlantı yöntemini kullanarak üst ile alt transistörler arasında doğrudan dikey bağlantı kurmayı başardı. Üretim açısından oldukça karmaşık kabul edilen bu yöntem, çip üzerinde önemli ölçüde alan tasarrufu sağlayabiliyor.

👉️ İlginizi Çekebilir: Samsung Yapay Zekâ Talebiyle DRAM Pazarında Liderliği Yeniden Ele Geçirdi

Samsung yarı iletken araştırmacıları, dikey istifleme sırasında elektriksel etkileşimi önlemek amacıyla Middle Dielectric Isolation adı verilen özel bir yalıtım katmanı geliştirdi. Bu katman, üst ile alt transistörlerin birbirini etkilemesini engellerken yüksek performansın korunmasına katkı sağlıyor. Aynı zamanda çok katmanlı kristal yapının üretim boyunca bozulmaması için yeni üretim teknikleri de kullanıldı.

Şirket, Samsung 3D Stacked FET mimarisinin özellikle veri merkezleri, yüksek performanslı bilgi işlem sistemleri ile yapay zekâ çipi tasarımlarında önemli avantajlar sunabileceğini düşünüyor. Aynı yüzey alanına daha fazla transistör yerleştirilebilmesi sayesinde enerji verimliliğinin önemli ölçüde artabileceği, daha yüksek işlem gücünün daha düşük güç tüketimiyle elde edilebileceği belirtiliyor. Uzmanlar da geleneksel üretim düğümlerindeki ilerlemenin yavaşladığı bir dönemde dikey istifleme yaklaşımının sektörün geleceğinde belirleyici rol oynayabileceğini değerlendiriyor.